O que e slot de expansão PCI Express?

Não deve ser confundido com a porta PCI-X

Porta PCI Express (de cima para baixo: × 4, × 16, × 1 e × 16), em comparação com a porta PCI tradicional de 32 bits (parte inferior)

O PCI Express , abreviado PCI-E ou PCIe (anteriormente 3GIO, 3rd Generation Input / Output ) é um padrão desenvolvido pela Intel e introduzido em 2004. Ele especifica um barramento serial local ("barramento PCI Express") e um conector que é usado para conectar placas de expansão à placa - mãe de um computador. Destina-se a substituir todos os slots de expansão em um PC, incluindo PCI e AGP .

A especificação 4.0 foi lançada em 2017 e a versão 5.0 está prevista para 2019.

Uma vantagem notável do barramento PCIe é que duas placas PCIe podem se comunicar sem passar pelo processador.

Uma evolução do ICH

Placa PCI Express de altura total

Slots PCI-Express × 1 e PCI-Express × 16 em comparação com o slot PCI (esquerda)

Uma vantagem do PCI Express é que ele é derivado do padrão PCI ( Peripheral Component Interconnect ), que permite aos fabricantes simplesmente adaptar suas placas de expansão existentes, já que apenas a camada de hardware precisa ser alterada. Por outro lado, é rápido o suficiente para substituir não apenas o PCI convencional, mas também o AGP, uma porta rápida para placas de vídeo.

PCI Ao invés do que está ligado ao southbridge da placa-mãe, PCI Express é frequentemente disponíveis em ambos os northbridge e southbridge , foi ainda integrado nodezembro de 2015para alguns microprocessadores .

Enquanto o PCI usa um único barramento bidirecional alternado ( half duplex ) de 32 bits para todos os periféricos, o PCI Express usa uma interface serial (1 bit de largura) baseada em linhas bidirecionais distribuídas em 8 pinos. Podemos então falar de uma placa-mãe com 20 pistas PCIe. Uma linha teoricamente permite trocas full duplex a 250  MB / s para a versão 1.1 do protocolo. Os vários periféricos então se comunicam trocando pacotes e a arbitragem do barramento PCI é substituída por um switch. O princípio de operação é semelhante à comutação de pacotes de acordo com um modelo de quatro camadas:

• camada de software: codificação / decodificação de pacotes de dados.
• camada de transação: adição / exclusão de um cabeçalho inicial e um cabeçalho de sequenciamento ou numeração do pacote.
• camada de enlace: adição / exclusão de um código de correção de erros (verificação de redundância cíclica).
• camada física: transmissão de pacotes (transmissão serial “ponto a ponto”).

Falamos de portas PCIe × 1, × 2, × 4, × 8, × 16 e × 32 para diferenciar as portas de acordo com o número de conectores de linha que possuem (respectivamente 1, 2, 4, 8, 16 ou 32 linhas no máximo ) Uma porta × 32 pode teoricamente atingir uma velocidade de 8  Gb / s ou 4 vezes a velocidade das portas AGP .

Uma porta × 16, por exemplo, só pode ser conectada a 8 pistas PCIe; ainda deve haver um fornecimento de energia elétrica necessária para as placas × 16 . Uma placa de expansão × 16 funcionará nesta porta (mas provavelmente com desempenho abaixo do ideal), porque o protocolo PCIe fornece negociação mútua do número máximo de linhas suportadas pelas duas entidades relacionadas. Da mesma forma, um cartão (exemplo: × 1) pode ser conectado e funcionará corretamente em uma porta maior (exemplo: × 2,…, × 32) ....

Evoluções

Em 2007, surgiu a segunda geração do PCIe (gen 2.0), permitindo, entre outras coisas, aumentar a velocidade de 250 para 500  MB / s por direção por link (a velocidade da primeira geração gen 1.0 é dobrada). Em fevereiro do mesmo ano, foi publicado o  padrão “  External PCI Express 1.0 ” ( ePCIe 1.0 , Cabled PCIe 1.0 ), que permite a conexão de periféricos externos ao barramento PCIe, utilizando uma placa que permite o redirecionamento para um conector. externo. A velocidade de cada linha é limitada a 250  MB / s. Existem conectores e cabos para as versões 1x, 4x, 8x e 16x do barramento. Uma evolução para linhas a 500  MB / s (como PCIe 2.0) está planejada, mas nenhuma data anunciada.

Em 2010, PCI-SIG publicou as especificações para PCIe (gen 3.0), cuja velocidade é dobrada 1000  MB / s graças a um aumento de 60% na frequência que vai de 5 a 8  GHz para gen 2.0, mas também por 128- codificação bit / 130 bits. Em vez de consumir 20% da taxa de bits para geração 2.0, esta codificação perde apenas 1,6% da largura de banda total. Os primeiros periféricos PCIe 3.0 chegaram em meados de 2011, mas as placas gráficas que usam essa interface não chegaram até o início de 2012.

A especificação PCIe 4.0 foi lançada em outubro de 2017. Isso dobra a largura de banda. A primeira placa de vídeo a fazer uso total dessa nova especificação é a placa AMD Radeon RX 5700 XT em 2019.

A especificação PCIe 5.0 foi lançada em Maio de 2019 com uma nova duplicação da largura de banda.

Especificações técnicas

Compatibilidade de slot / cartão

Os slots PCI Express permitem a conexão de uma placa x8 (8 vias) a um slot x16 (16 vias), o inverso não é verdadeiro; idem para as outras variantes. O tamanho do conector limita o número máximo de pistas PCIe usadas pela placa, mas não garante isso. O tamanho de um conector em uma placa-mãe especifica a velocidade máxima, mas não necessariamente a velocidade em que a placa inserida nele irá operar. O número de linhas usadas é negociado automaticamente entre os dispositivos.

• Um dispositivo x16 (16 linhas de comunicação) ainda será capaz de operar no modo x1 (mas será restringido por este modo de operação);
• Um dispositivo x1 (linha única) em um slot x16 funcionará logicamente no modo x1.

Para um dispositivo x16 em um slot "fisicamente" x16, seu modo de operação dependerá da fiação elétrica da placa-mãe, do número de placas X16 utilizadas, bem como do processador, sua frequência e o chipset (processador de comunicações) utilizado. As outras placas PCIe no barramento podem, dependendo do caso, limitar o número de linhas que podem ser usadas neste barramento no modo x16.

Dimensões

Largura de banda

A largura de banda varia dependendo da geração de PCI Express e do número de pistas usadas, cada geração de PCIe pode praticamente dobrar a largura de banda da anterior:

Brochagem

A tabela a seguir mostra os condutores em cada lado de um slot de placa PCI Express:

• O lado da solda da placa de circuito impresso (PCB) é o lado A e o lado "componente" é o lado B.
• Os pinos PRSNT1 # e PRSNT2 # devem ser ligeiramente mais curtos do que os outros, para garantir que uma placa hot-pluged esteja totalmente encaixada.
• O pino WAKE # é usado para indicar que a placa pode ser ativada por conta própria.

Características

Dois links diferenciais permitem a troca de dados na transmissão (direta) e recepção (reversa) entre dois pontos A e B.
'n' desses links constituem os caminhos de troca (via): PCIe 1x 2x 4x 8x.
Um sinal de transmissão ou recepção é, portanto, composto por dois fios em modo diferencial.
A combinação dos sinais de transmissão e recepção, ou seja, 4 fios, constitui um caminho (pista).
O agrupamento do caminho 'n' representa o link PCIe nX.

O componente raiz permite acesso à CPU, memória ou qualquer outro dispositivo.
O componente de switch que é opcional permite a transferência PCIe entre o ponto final sem passar pela raiz.
O ponto final são os dispositivos de troca.

Os dados são produzidos na forma de pacotes.
PCIe permite controle de fluxo, QoS, virtualização de canal, latência previsível ...

Taxa de transferência e largura de banda:
Um par diferencial permite uma taxa de transferência de 2,5 Gbit / s
PCIe 1x terá, portanto, uma taxa de transferência útil de (2,5 * 1000 * 2 * 8/10) / 8 = 500  MB / s

O fator 2 vem do modo de transmissão + recepção full duplex.
O fator 8/10 é introduzido pela codificação 8B10B usada.

PCIe segue o modelo OSI  :

• A camada PHYsic permite a passagem dos pacotes em um fluxo serial. (Camada PCS / PMA)
• A camada de enlace de dados permite o gerenciamento de integridade de link (LCRC) e o controle de fluxo.
• A camada de transação permite acesso de nível superior: memória, E / S ...

Um cálculo de CRC é realizado no nível do enlace de dados, permitindo verificar a integridade das trocas neste nível.
Um segundo cálculo é executado no nível transacional, é um cálculo CRC de ponta a ponta (ECRC).

Se ECRC for falso, é possível solicitar o reenvio do pacote.
Isso é gerenciado no nível do link de dados por um pacote DLLP (pacote da camada de link de dados) específico.
Os pacotes do tipo DLLP são transparentes para o usuário que só vê os pacotes TLP em geral.

DLLP são, portanto, pacotes de gerenciamento (conclusão, configuração).

 
  Software layer                      *data*
+-------------------+
| Transaction layer |        **Header,*data*,ecrc**
+-------------------+
| Data Link Layer   | 
|                   |  ***Sequence,**Header,*data*,ecrc**,lcrc***
+-------------------+
| PHYsical LAyer    | 
|                   | Start,***Sequence,**Header,*data*,ecrc**,lcrc***,End
+-------------------+

O cabeçalho do pacote PCIe é de 3 a 4 palavras de 32 bits.
A área de carga útil, dados, é de 0 a 1.024 palavras de 32 bits.
Uma palavra de 32 bits é chamada de Palavra Dupla (DW), sabendo que uma palavra é um byte duplo e um byte é composto de 8 bits.

O nível físico é composto pelos seguintes elementos:

• circuito de recuperação de relógio (lado receptor), (PMA)
• SERDES, (PMA)
• misturador, (PMA)
• Codificação 8B / 10B. (PCS)

O nível do link de dados tem um "Buffer de reprodução" no lado da transmissão, permitindo que o pacote seja enviado de volta quando o receptor detectar erros.

Existem diferentes tipos de transações:

• ler ou escrever o mapa de memória,
• configuração durante a inicialização,
• mensagens que permitem a troca de eventos entre dispositivos,
• conclusão da transação.

Dois tipos de transações são possíveis: lançada ou não lançada.
A transação do tipo postado envia um pacote e não espera nada em troca: é como uma carta pelo correio.
A transação do tipo não postado que espera um pacote de conclusão em troca: é como uma carta registrada.
Uma gravação de memória será do tipo postado, enquanto uma leitura de memória será do tipo não postado.

Se o uso do PCIe for simples, o usuário pode fazer o login no nível transacional.
Será então necessário gerenciar os pacotes TLP (pacote da camada de transação) na recepção da transmissão.

Para usos mais avançados, existem IPs (caso de um design FPGA).
Esta sobreposição irá gerenciar, por exemplo, acessos diretos à memória DMA no modo "scatter reúne" se necessário.

Tabela de resumo

Notas e referências

Notas

1. ↑ Insira a data de lançamento da especificação quando a data da primeira industrialização for desconhecida.
2. ↑ PCI-SIG expressa a velocidade de transferência em GT / S, Giga Transfer por segundo, em vez de Gbit / s. Isso significa que os barramentos PCI Express até a versão 2.x usam um sistema de codificação de 10 bits, incluindo 8 bits para dados (os dois bits restantes sendo usados ​​para codificação: sincronização, delimitação de byte, integridade de controle da transferência).
3. ↑ Por par diferencial e em cada direção (canais simplex bidirecionais).

Referências

1. ↑ PCI Express 4.0: versão 1.0 agora oficialmente lançada em tomshardware.fr em 26 de outubro de 2017, acessado em 17 de janeiro de 2018
2. ↑ Barramento PCI Express (PCI-E) , no site commentcamarche.net, acessado em 16 de fevereiro de 2016.
3. ↑ (em) "  Especificação PCI Express externa Cabeamento 1.0  " (acessado em 1 st fevereiro 2013 )
4. ↑ (em) "  atualização de especificações do cabeamento externo PCI Express 1.0  " , o PCI-Sig,7 de fevereiro de 2007(acessado em 1 st fevereiro 2013 )
5. ↑ https://www.techpowerup.com/review/pci-express-4-0-performance-scaling-radeon-rx-5700-xt/
6. ↑ (in) "  PCI-SIG® atinge 32GT / s com nova especificação PCI Express® 5.0  " (acessado em 30 de maio de 2019 )
7. ↑ PCIe: PCI express explicado em poucas linhas , em tomshardware.fr de 3 de dezembro de 2014, consultado em 3 de fevereiro de 2017
8. ↑ "  PCI Express 1x, 4x, 8x, 16x bus pinout e wiring @  " [ arquivo de25 de novembro de 2009] , Reino Unido , Pinouts (acessado em 7 de dezembro de 2009 )
9. ↑ (em) Chris Ramseyer, "  PCI Express 4.0 Brings 16 GT / s And At Least 300 Watts At The Slot  " em tomshardware.com ,21 de agosto de 2015(acessado em 23 de agosto de 2016 )  :“  Solomon vice-presidente de PCI-SIG  (en) , o consórcio responsável pelo padrão PCI Express afirmou que o mínimo seria 300W, mas o teto“ pode ser 400 ou 500W. ”PCI Express 3.0 fornece um máximo de 75 watts até agora.  ”.

Veja também

Artigos relacionados

• Peripheral Component Interconnect (PCI)
• HyperTransport
• InfiniBand
• Porta Gráfica Acelerada (AGP)
• Gen-Z

Origens

• Andrew Tanenbaum, The Architecture of Computers ,   ed. Pearson

O que é slot de expansão PCI Express?

Qual é a função de um slot PCI Express?

Para que serve o slot de expansão?

Como identificar slot PCI Express?